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TítuloMetodologias de teste para FPGAs (Field Programmable Gate Arrays) integradas em sistemas reconfiguráveis
AutorGericota, Manuel Gradim de Oliveira , 1968
OrientadorFerreira, José Manuel Martins
InstituiçãoDepartamento de Engenharia Electrotécnica e de Computadores -- Faculdade de Engenharia -- Universidade do Porto
GéneroTese de Doutoramento
LínguaPortuguês
Data_ / 4 / 2003
Resumoix Palavras-chave: dispositivos lógicos programáveis, FPGAs (Field Programmable Gate Arrays) com capacidade de reconfiguração parcial dinâmica, replicação activa, teste estrutural concorrente, normas IEEE 1149.1 e IEEE 1532. Os dispositivos lógicos programáveis, nomeadamente as FPGAs (Field Programmable Gate Arrays), conheceram uma expansão considerável nos últimos anos, devido ao aparecimento de componentes com maior capacidade e complexidade, e à sua inerente flexibilidade. O advento de um novo tipo de FPGAs, baseadas em memória estática, com capacidade de reconfiguração parcial dinâmica, reforçou as suas vantagens, incrementando o seu uso como base para os sistemas de computação reconfigurável. A redução para escalas submicrométricas do processo de fabrico deste novo tipo de dispositivos, com o consequente aumento da densidade e complexidade dos circuitos, agravou a probabilidade de ocorrência de defeitos, obrigando à busca de novos métodos de detecção, diagnóstico e tolerância a faltas, capazes de assegurar a sua fiabilidade a longo prazo. Esta tese apresenta uma nova metodologia, não-intrusiva, para o teste estrutural concorrente de FPGAs com capacidade de reconfiguração parcial dinâmica, alicerçada na replicação activa e na libertação para o teste dos seus recursos (blocos lógicos configuráveis e interligações). O objectivo é a detecção de faltas permanentes, que podem eventualmente emergir durante o funcionamento da FPGA, e de faltas transitórias, como, por exemplo, as que são provocadas por radiação, que de outra forma alterariam permanentemente a funcionalidade das funções afectadas. A abordagem subjacente ao método proposto assume que apenas uma porção relativamente pequena do componente está sob teste, sem afectar a sua operação. Se a funcionalidade de um pequeno conjunto de recursos da FPGA puder ser relocada no mesmo componente, de forma completamente transparente (isto é, sem perturbar a sua operação), então esses recursos ficam livres e podem ser testados. Se, no final do teste, nenhuma falta tiver sido detectada, esses recursos ficam novamente disponíveis para serem reutilizados. Através de uma estratégia de relocação e teste sequencial de todos os recursos, a totalidade da FPGA pode ser sistematicamente testada em busca de faltas emergentes. A metodologia proposta implica um reduzido dispêndio de recursos ao nível do componente, uma vez que os procedimentos de reconfiguração e teste são efectuados através da infra-estrutura de teste definida na norma IEEE 1149.1 (IEEE Standard Test Access Port and Boundary-Scan Architecture).
NotasTue Feb 17 08:44:47 WET 2004 - System: New Object Created - Recebemos a tese por correio, enviada pelo autor, com solicitação para disponibilizar à consulta. Recebemos autorização para disponibilização pública da tese integral com data de 22/07/2005.
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Ficheiros:
tese.pdf (4422 KB) -
Descrição: Tese completa

Metadados
FicheiroTipoDataModoName Space
deptalv1.xmlDescritivoGeradohttp://deptal.bn.pt/xsd/deptal/1.0/
oai_dc.xmlDescritivoGeradohttp://www.openarchives.org/OAI/2.0/oai_dc/
marc.xmlDescritivoGeradohttp://www.bn.pt/standards/metadata/marcxml/1.0/
tel.xmlDescritivoGeradohttp://krait.kb.nl/coop/tel/handbook/telterms.html
iso2709.isoDescritivoGeradoiso2709
mets.xmlEstruturalGeradohttp://www.loc.gov/METS/

Identificador DiTeD8928
Data de Registo
Validado pela Administração
Data da Última Modificação
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